Samsung Electronics está acelerando el proceso de comercialización de la tecnología de empaquetado a nivel de panel (PLP) y ampliando su aplicación desde teléfonos inteligentes y dispositivos portátiles hasta el ámbito de empaquetado de semiconductores de gran tamaño necesarios para centros de datos de inteligencia artificial. Samsung Electronics, a través de su ingeniero senior de empaquetado de semiconductores, Lee Hee-seok, reveló en el «Foro de Tendencias de Empaquetado de Semiconductores ASPS 2026» que la compañía planea extender su experiencia en la producción de paneles de gran tamaño acumulada en el mercado de dispositivos móviles al mercado de empaquetado ultra grande para IA.
La eficiencia de producción de la tecnología PLP es más de 5 veces superior a la del empaquetado tradicional de obleas
El empaquetado a nivel de panel tipo fan-out (FO-PLP) es un proceso de empaquetado de chips realizado sobre un panel cuadrado, en comparación con el empaquetado de obleas tipo fan-out (FO-WLP) que se realiza sobre obleas redondas, su principal ventaja radica en la mejora significativa de la eficiencia de producción. Durante el corte de chips de una oblea redonda, se desperdicia parte del borde, mientras que en un panel cuadrado prácticamente no hay pérdida de borde. Las estadísticas de la industria indican que, tomando como base una oblea de 12 pulgadas (300 mm), el método PLP puede producir normalmente más de 5 veces la cantidad de chips.
Samsung Electronics ya ha aplicado esta tecnología en el empaquetado de algunos procesadores de aplicaciones móviles del Google Pixel, así como en el AP Exynos W1000 del Galaxy Watch, productos que se basan en la producción de paneles de gran tamaño de 415 × 510 mm. Sin embargo, a medida que la demanda de empaquetado se extiende desde teléfonos inteligentes hacia el ámbito de servidores de IA, la dificultad técnica también ha aumentado. El empaquetado de semiconductores para servidores de IA es de mayor tamaño, requiriendo la integración de múltiples chips lógicos y memoria de alto ancho de banda (HBM), lo que plantea estrictas pruebas de control de rendimiento en cuanto a deformación, uniformidad de grosor y alineación general del panel.
El área del panel de 415×510mm de Samsung es 2.2 veces mayor que la de TSMC
En la elección del tamaño del panel PLP, Samsung y TSMC están siguiendo rutas tecnológicas completamente diferentes. El tamaño del panel FO-PLP que TSMC está promoviendo es de 310 × 310 mm, con planes para iniciar la producción de prueba en 2027 y lograr la comercialización en la segunda mitad de 2028; mientras que Samsung Electronics continuará utilizando el panel de 415 × 510 mm que ya ha sido validado en la producción de dispositivos móviles.
Comparando áreas, el panel de 310 × 310 mm de TSMC tiene un área de aproximadamente 96,100 mm², mientras que el panel de 415 × 510 mm de Samsung tiene un área de aproximadamente 211,650 mm², lo que significa que el área del panel de Samsung es 2.2 veces mayor que la de TSMC. Teóricamente, cuanto más grande es el panel, mayor es la cantidad de chips que se pueden empaquetar en una sola vez, lo que también mejora la eficiencia de producción. Sin embargo, Lee Hee-seok mencionó en el foro que Samsung mantendrá este tamaño de panel, y que TSMC planea iniciar la producción en 2028, con un cronograma que también es similar al de Samsung.
El sustrato de vidrio podría estar disponible a partir de 2029, aunque 2030 es más realista
En respuesta a la tendencia de creciente tamaño de los semiconductores de IA, Samsung Electronics también está avanzando en el desarrollo de tecnologías de empaquetado de próxima generación, como el sustrato de vidrio. En comparación con los materiales orgánicos tradicionales, el vidrio tiene ventajas en términos de estabilidad dimensional, ya que su coeficiente de expansión térmica puede ajustarse para acercarse al nivel del silicio, lo que ayuda a controlar la deformación en empaquetados grandes. Lee Hee-seok hizo una predicción sobre el cronograma de comercialización del sustrato de vidrio, sugiriendo que podría aparecer tan pronto como en 2029, pero que 2030 sería más realista. A medida que el tamaño del empaquetado continúa aumentando, la gestión del tamaño se vuelve cada vez más difícil, y el sustrato de vidrio se espera que sea una solución efectiva para superar estos desafíos.
La tecnología de unión híbrida comprimirá la distancia de conexión a menos de 10μm
Al mismo tiempo que se amplía el empaquetado, Samsung también está promoviendo el desarrollo de tecnologías de integración de alta densidad en la dirección vertical, siendo la unión híbrida (Hybrid Copper Bonding, HCB) una tecnología representativa. La HBM consiste en múltiples chips DRAM apilados verticalmente, logrando conexiones intercapas a través de orificios de silicio (TSV) y micro-bumps. Cuantos más niveles de apilamiento, mayor es la altura total del empaquetado, lo que también agrava los problemas de disipación de calor. La tecnología de unión híbrida puede omitir los micro-bumps, conectando los chips directamente a través de pads de cobre, donde la distancia de conexión del esquema de micro-bumps es de aproximadamente 20 a 25μm, mientras que la unión híbrida puede reducir la distancia a menos de 10μm, ayudando a reducir el grosor total, mejorar las características térmicas y aumentar el rendimiento eléctrico bajo el mismo número de capas apiladas.
Además, Samsung también está explorando la posibilidad de cambiar la estructura de apilamiento de HBM a través de la unión híbrida, intentando mover los chips lógicos de la parte inferior a la parte superior del apilamiento de HBM. La estructura tradicional de HBM coloca el chip lógico en la capa más baja, apilando los chips DRAM hacia arriba; si se mueve el chip lógico hacia arriba, en el esquema de micro-bumps se necesitarían TSV adicionales para la conexión de alimentación y señal, lo que formaría un nuevo cuello de botella. Pero en la estructura de unión híbrida, dado que el grosor del apilamiento ya se ha reducido considerablemente, mover el chip lógico hacia arriba puede acortar la ruta de alimentación y optimizar la ruta de disipación de calor. Lee Hee-seok señaló que la unión híbrida no solo puede reducir la distancia de conexión de 20 a 25μm a menos de 10μm, sino que también proporcionará mayores posibilidades de innovación en la estructura de empaquetado de HBM, incluyendo esquemas de disposición de chips lógicos en la parte superior.
| Ítem | Especificaciones |
|---|---|
| Tamaño del panel PLP (Samsung) | 415 × 510mm |
| Tamaño del panel PLP (TSMC) | 310 × 310mm |
| Área del panel de Samsung | 211,650mm² |
| Área del panel de TSMC | 96,100mm² |
| Distancia de conexión de micro-bumps | 20 a 25μm |
| Distancia de conexión de unión híbrida | Menos de 10μm |
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